應(yīng)用指南
簡(jiǎn)化 Xilinx 和 Altera FPGA 調(diào)試過(guò)程
全速調(diào)試FPGA設(shè)計(jì)
通過(guò)FPGAViewTM解決方案，如混合信號(hào)示波器(MSO)和邏輯分析儀，您可以在Xilinx和Altera FPGA內(nèi)部迅速
移動(dòng)探點(diǎn)，而無(wú)需重新編譯設(shè)計(jì)方案。能夠把內(nèi)部FPGA信號(hào)活動(dòng)與電路板級(jí)信號(hào)關(guān)聯(lián)起來(lái)，將直接決定您是如
期滿足時(shí)間表、還是錯(cuò)失最佳產(chǎn)品開(kāi)發(fā)周期。
引言 的大部分時(shí)間用在設(shè)計(jì)調(diào)試和驗(yàn)證上。為幫助您完成設(shè)
計(jì)調(diào)試和驗(yàn)證過(guò)程，您需要新的工具，當(dāng)設(shè)計(jì)在FPGA
隨著設(shè)計(jì)尺寸和設(shè)計(jì)復(fù)雜性不斷增長(zhǎng)，使得基于現(xiàn)場(chǎng)可
上全速運(yùn)行時(shí)，幫助您調(diào)試設(shè)計(jì)。
編程門(mén)陳列(FPGA)的系統(tǒng)設(shè)計(jì)驗(yàn)證和驗(yàn)證過(guò)程成為一
個(gè)關(guān)鍵部分。接入內(nèi)部信號(hào)有限、先進(jìn)的FPGA封裝和 本應(yīng)用指南重點(diǎn)介紹相關(guān)問(wèn)題和技巧，在調(diào)試FPGA系
印刷電路板(PCB)的電氣噪聲，都會(huì)導(dǎo)致設(shè)計(jì)調(diào)試和驗(yàn) 統(tǒng)時(shí)提高您的工作效率。
證成為設(shè)計(jì)周期中最困難的流程。您經(jīng)常會(huì)把設(shè)計(jì)周期
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設(shè)計(jì)階段 調(diào)試和驗(yàn)證
階段
輸入
功能仿真
設(shè)計(jì)匯編器 綜合
FPGA
實(shí)現(xiàn) 靜態(tài)定時(shí)
分析
裝配
廠商特定
工具
布線
反向注釋 定時(shí)仿真
ILA,
SignalTap
下載到
在線驗(yàn)證 動(dòng)態(tài)FPGA探頭、
FPGA器件
邏輯分析儀和
混合信號(hào)示波器
圖1. FPGA設(shè)計(jì)流程圖。
FPGA設(shè)計(jì)過(guò)程概述 在設(shè)計(jì)階段，您需要預(yù)見(jiàn)到調(diào)試和檢驗(yàn)階段，并規(guī)劃將
如何在線、快速調(diào)試FPGA。它應(yīng)引導(dǎo)您定義整體調(diào)試
在把FPGA系統(tǒng)帶到市場(chǎng)的過(guò)程中，有兩個(gè)不同的階
方法，幫助識(shí)別所需的測(cè)試和測(cè)量工具，并確定選擇的
段：設(shè)計(jì)階段和調(diào)試檢驗(yàn)階段（參閱圖1）。設(shè)計(jì)階段的
調(diào)試方法對(duì)電路板設(shè)計(jì)帶來(lái)的影響。
主要任務(wù)是輸入、仿真和實(shí)現(xiàn)。調(diào)試和檢驗(yàn)階段的主要
任務(wù)是驗(yàn)證設(shè)計(jì)和校正發(fā)現(xiàn)的漏洞。
調(diào)試和檢驗(yàn)階段
設(shè)計(jì)階段 在調(diào)試階段，必需找到仿真捕捉不到的棘手問(wèn)題。能夠
及時(shí)快速地做到這一點(diǎn)是一個(gè)挑戰(zhàn)。
在這個(gè)階段不僅要找到設(shè)計(jì)，而且還要使用仿真工具開(kāi)
始進(jìn)行調(diào)試。事實(shí)證明，正確使用仿真工具是找到和校 在本應(yīng)用指南中，我們將會(huì)考察如何選擇正確的FPGA
正許多設(shè)計(jì)錯(cuò)誤非常有效的方法。然而，在調(diào)試FPGA 調(diào)試方法，在設(shè)計(jì)階段如何有效地規(guī)劃調(diào)試，以及如何
設(shè)計(jì)時(shí)，不應(yīng)該只依賴仿真工具，還有許多問(wèn)題利用仿 利用新的方法，只使用少數(shù)FPGA針腳查看多個(gè)內(nèi)部
真是捕捉不到的。 FPGA信號(hào)。如果做法得當(dāng)，最困難的FPGA調(diào)試問(wèn)題
也會(huì)迎刃而解。
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FPGA調(diào)試方法 針腳數(shù)與內(nèi)部資源的矛盾
在設(shè)計(jì)階段，最關(guān)健的是選擇使用哪種FPGA調(diào)試方 嵌入式邏輯分析儀核心通過(guò)現(xiàn)有的JTAG針腳接入，所
法。在理想情況下，您需要一種方法，它可以移植到所 以它們不使用額外的針腳。這意味著即使您的設(shè)計(jì)具有
有FPGA設(shè)計(jì)中，能夠洞察FPGA操作和系統(tǒng)操作，能 針腳限制，您仍可以使用這種方法。問(wèn)題是您需要使用
夠找到和分析難題。 FPGA邏輯資源和存儲(chǔ)模塊，而這些資源和模塊本來(lái)是
可以用來(lái)實(shí)現(xiàn)設(shè)計(jì)的。此外，由于使用片內(nèi)內(nèi)存捕獲數(shù)
有兩種基本在線FPGA調(diào)試方法：使用嵌入式邏輯分析
據(jù)，因此其存儲(chǔ)深度一般相對(duì)較淺。
儀和使用外部邏輯分析儀，如混合信號(hào)示波器或邏輯分
析儀。選擇使用哪種方法取決于您的項(xiàng)目調(diào)試需要。 探測(cè)與運(yùn)行模式的矛盾
嵌入式邏輯分析儀核心的探測(cè)比較簡(jiǎn)單。它使用現(xiàn)有的
嵌入式邏輯分析儀核心
JTAG針腳，因此不必?fù)?dān)心如何把外部邏輯分析儀連接
主要FPGA 廠商都提供嵌入式邏輯分析儀內(nèi)核，如
到系統(tǒng)上。問(wèn)題是可以使用嵌入式邏輯分析儀觀察
Altera的SignalTap? II和Xilinx的ChipScopeTM ILA。
FPGA操作，但沒(méi)有一種方式，把這些信息與電路板級(jí)
這些知識(shí)產(chǎn)權(quán)模塊插入FPGA設(shè)計(jì)中，同時(shí)提供觸發(fā)功
或系統(tǒng)級(jí)信息關(guān)聯(lián)起來(lái)。把FPGA內(nèi)部的信號(hào)與FPGA
能和存儲(chǔ)功能。FPGA邏輯資源用來(lái)實(shí)現(xiàn)觸發(fā)電路，
外部的信號(hào)關(guān)聯(lián)起來(lái)，通常對(duì)解決最棘手的調(diào)試挑戰(zhàn)至
FPGA存儲(chǔ)模塊則用來(lái)實(shí)現(xiàn)存儲(chǔ)功能。JTAG用來(lái)配置
關(guān)重要。
核心操作，另外用來(lái)把捕捉到的數(shù)據(jù)傳輸?shù)絇C上，以
便進(jìn)行查看。 成本與靈活性的矛盾
由于嵌入式邏輯分析儀使用內(nèi)部FPGA資源，它們通常 大多數(shù)FPGA廠商會(huì)以低于全功能外部邏輯分析儀的價(jià)
會(huì)與能夠更好地吸收核心開(kāi)銷(xiāo)的大型FPGA一起使用。 格，向市場(chǎng)提供嵌入式邏輯分析儀內(nèi)核。盡管您希望獲
在一般情況下，核心占用的資源最好不要高于可用的 得全功能分析儀的功能，但相比之下，嵌入式邏輯分析
FPGA資源的5%。 儀核心提供的功能要比全功能分析儀要少，而您通常需
要這些功能，捕獲和分析棘手的調(diào)試挑戰(zhàn)。例如，嵌入
與其它調(diào)式方法一樣，您還應(yīng)該知道一些矛盾：
式邏輯分析儀只能在狀態(tài)模式下進(jìn)行操作，它們捕捉與
FPGA設(shè)計(jì)中存在的指定時(shí)鐘同步的數(shù)據(jù)，因此不能提
供精確的信號(hào)定時(shí)關(guān)系。
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外部測(cè)試設(shè)備 的技術(shù)是在您的電路板上增加一個(gè)調(diào)試連接器，這樣就
由于嵌入式邏輯分析儀方法的局限性，許多設(shè)計(jì)人員采 可以輕松地把FPGA信號(hào)與系統(tǒng)內(nèi)的其它信號(hào)關(guān)聯(lián)起
用另外一種方法，把FPGA的靈活性與外部混合信號(hào)示 來(lái)。
波器（如MSO4000系列）或邏輯分析儀（如TLA系列）
成本與靈活性的矛盾
的功能結(jié)合起來(lái)。
盡管外部測(cè)試設(shè)備的購(gòu)置成本要高于嵌入式邏輯分析
在這種方法中，感興趣的內(nèi)部信號(hào)被路由到FPGA沒(méi)有 儀，但使用外部測(cè)試設(shè)備可以解決很多問(wèn)題。MSO或

內(nèi)容描述： 本應(yīng)用指南詳細(xì)闡述了針對(duì)Xilinx和Altera Field-Programmable Gate Array (FPGA) 設(shè)備進(jìn)行調(diào)試的簡(jiǎn)化步驟與方法。作為針對(duì)這兩種業(yè)界主流 FPGA 制造商的產(chǎn)品，它旨在幫助用戶更有效地管理和優(yōu)化設(shè)計(jì)流程，包括但不限于配置開(kāi)發(fā)環(huán)境、設(shè)置調(diào)試工具（如ModelSim, ISE/ Vivado for Xilinx 或 Quartus Prime for Altera），編寫(xiě)并加載測(cè)試benchmarks，執(zhí)行邏輯驗(yàn)證、時(shí)序分析以及硬件交互等關(guān)鍵環(huán)節(jié)。 通過(guò)逐步指導(dǎo)用戶在各階段采用最佳實(shí)踐，從原理圖設(shè)計(jì)、編程到功能驗(yàn)證，該指南強(qiáng)調(diào)了調(diào)試過(guò)程中應(yīng)注意的關(guān)鍵參數(shù)調(diào)整、故障排查策略以及性能優(yōu)化措施。無(wú)論是對(duì)初學(xué)者還是經(jīng)驗(yàn)豐富的工程師而言，此指南都能提供一個(gè)清晰且實(shí)用的操作路徑，以確保復(fù)雜FPGA項(xiàng)目的高效調(diào)試與穩(wěn)定運(yùn)行。